CI 回归失败分拣助手
从 CI 日志和 commit 范围中聚类失败原因,输出 owner、优先级和阻断项
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覆盖高速采集、PCIe DMA、10G Ethernet、Zynq、DDR、板卡调试与交付合规。
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从 CI 日志和 commit 范围中聚类失败原因,输出 owner、优先级和阻断项
制定 DDR 带宽压力测试方案,定位读写冲突、burst 低效和缓存不足问题
分层定位 DDR 初始化、校准、读写、突发、仲裁、温漂和压力测试问题
设计 DDR 读写缓存、VDMA/AXI DMA、地址映射、ping-pong buffer、帧边界和带宽仲裁策略
建立可复现 EDA 环境清单和构建入口,降低工具版本和 license 差异导致的失败
分析 EDA 工具日志,归类语法、IP、约束、时序、license、路径、内存和工具版本问题
梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划
为 FPGA FEC 加速器规划架构取舍、接口、缓存和验证方法
根据 utilization、timing 和层次结构规划 Pblock/Floorplan 调整方向
审查 FMC 子卡与载板的电气、管脚、时钟和约束适配风险
生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求
按接口和风险等级规划 FPGA 产测向量、自动化测试流程和良率记录字段
为具体 FPGA 项目制定仿真测试计划、输入向量、scoreboard、断言、覆盖点和最小回归集合
为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议
对 FPGA 交付包进行脱敏审查,识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容
构建面向真实 FPGA 工程能力的培训题库、实践任务和解析
评估目标 FPGA 器件、核心板或开发板对接口、带宽、资源、温度、供货、工具链和量产成本的适配度
将一句话想法、草稿提示词、Word/PDF 需求或现有 FPGA 规格整理为可直接交给 IC Coder 等主流 Agent 执行的中文工程提示词,补齐架构、接口、定点、验证和交付验收要求
把客户需求、招标技术要求、板卡资料和口头沟通整理成 FPGA 功能边界、接口清单、性能指标、验收口径和风险清单
把 FPGA 项目复盘材料整理成可进入知识库或转化为 Skill 的结构化资产
按模块估算 FPGA 资源、片上缓存、DDR 带宽、外设吞吐和时钟频率,提前发现器件瓶颈
设计 FPGA CI 回归指标、流水线阶段、失败归因、趋势看板和发布门禁
规范 FPGA IP 发布包结构和版本说明,让团队能安全复用和审计
从 timing report 中定位 FPGA 关键路径,区分约束问题、结构问题、布局问题和工具策略问题