安全启动密钥边界助手
明确 FPGA 安全启动密钥、调试口和交付权限的边界,形成可审计流程
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覆盖高速采集、PCIe DMA、10G Ethernet、Zynq、DDR、板卡调试与交付合规。
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明确 FPGA 安全启动密钥、调试口和交付权限的边界,形成可审计流程
为 FPGA/Zynq 项目制定 bitstream 加密、安全启动、密钥保护、版本回退和现场升级验证方案
规划 FPGA 板卡产测流程、JTAG 边界连通、接口回环、自检 bitstream、测试记录和不良定位
规划电力电子 FPGA 保护链路的延迟预算、故障注入和交付证据
把覆盖率报告和测试列表映射到需求,输出覆盖缺口、补测优先级和不可达说明
评审高可靠 FPGA 项目的冗余、监测、复位、配置加载、在线升级、故障恢复和交付证据链
建立 FPGA 固件/bitstream 版本、序列号和生产记录追踪方案
核对并生成 FPGA IP 寄存器模型文档、驱动宏和一致性差异报告
生成 FPGA 项目验收测试报告大纲、测试矩阵和风险声明
检查 FPGA Skill 或工程包中的开源许可证风险和可公开范围
为航天/高可靠 FPGA 项目规划单粒子效应缓解、状态回读、配置刷新、ECC/TMR 和故障注入验证
设计 FPGA 冗余配置和 golden image 策略,提升现场可恢复性
设计 FPGA 系统校准参数持久化、校验、版本和回滚策略
把 FPGA 项目进展、风险、阻塞、测试结果和下周计划整理成周报
核对 AXI-Lite 寄存器映射、RTL 语义、驱动访问和文档描述之间的一致性
为 FPGA 发布包生成 bitstream、约束、源码版本、IP 版本、工具版本、测试结果、哈希和回退说明
建立 FPGA bitstream 远程升级和回滚方案,确保失败可恢复、版本可追溯
为 CDC waiver 建立证据链,区分可接受例外、必须整改项和待负责人确认项
建立可复现 EDA 环境清单和构建入口,降低工具版本和 license 差异导致的失败
生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求
按接口和风险等级规划 FPGA 产测向量、自动化测试流程和良率记录字段
为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议
对 FPGA 交付包进行脱敏审查,识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容
将一句话想法、草稿提示词、Word/PDF 需求或现有 FPGA 规格整理为可直接交给 IC Coder 等主流 Agent 执行的中文工程提示词,补齐架构、接口、定点、验证和交付验收要求