过去两周，我一直在跟踪 AI 芯片和 EDA 领域的几条新动态。
如果平时不盯这个赛道，这些新闻看起来会有点散：Cadence 和三星在谈 2nm/3D-IC，Synopsys 和三星在谈 AI-powered EDA flow，FuriosaAI 与 Broadcom 在谈下一代推理平台，AMD 又在台湾先进封装生态上继续加码。
单独看，它们像是几家公司的生态合作和产品更新；放在一起看，我看到的是同一个趋势：AI 芯片的竞争，正在从单颗芯片里的算力单元，扩展到工艺、封装、互连、验证、EDA 和系统工程。
这也是我最近反复思考的一个问题：当 AI 芯片越来越像系统工程，AI4EDA 到底应该帮工程师解决什么？
图 1：AI 计算正在从单卡算力竞争，进入芯片、封装、互连和机架级系统协同竞争 图源：The GPU Trade，2026-05
我想先沿着一条主线讲清楚：AI 芯片复杂度上升后，为什么 AI4EDA 必须从代码生成走向工程闭环。
这条主线下面，有三个关键问题：
为什么 2nm、3D-IC、HBM、UCIe、NVLink-C2C 会同时出现在 AI 芯片新闻里；
为什么 AI4EDA 的真正价值，不是写一段 RTL，而是验证、签核、PPA 和工程收敛；
为什么硬件 AI Agent 不能照搬软件 Agent，必须接入仿真器、日志、波形和 EDA 工具链。
一、从 2nm 到 3D-IC：AI 芯片正在进入“系统签核时代”
5 月 28 日，Cadence 与 Samsung Foundry 发布了 2nm、3D-IC、AI infrastructure 和 Physical AI 相关合作进展。
这条新闻最值得看的地方，不只是“2nm”这个工艺节点，而是它把先进工艺、3D-IC、IP、互连和 signoff 放在了同一个叙事里。
过去一颗芯片可以主要围绕单 die 展开：前端设计、验证、综合、布局布线、时序收敛、物理验证、签核。现在 AI 芯片面对的是 multi-die、HBM、高速互连、先进封装和系统级功耗/热管理。
几个关键词值得拆开看：
2nm：不是单纯“更先进的工艺节点”，而是更高密度、更高功耗密度、更苛刻时序和物理规则的集合。
3D-IC：不是把几颗芯片简单堆起来，而是把芯片、interposer、封装、电源完整性、热、信号完整性一起纳入设计空间。
UCIe / NVLink-C2C：本质是 die-to-die 或 chip-to-chip 互连，决定多芯片系统里数据搬运的效率。
signoff：不是“工具跑完了”这么简单，而是所有关键检查都能支撑工程交付和制造风险控制。
图 2：3D-IC / HBM / 系统级设计把 Explore、Design、Analysis、Reliability、Test 串成闭环 图源：Siemens EDA Blog，2026-04
这也是为什么 EDA 的价值正在变化。以前很多人把 EDA 理解成“综合、布局布线、跑报告”。但在 AI 芯片时代，EDA 更像是一个复杂约束空间里的决策系统。
一个方案能不能用，不只看 RTL 写得对不对，还要看时序能否收敛、功耗能否压住、封装互连是否可行、热和电源完整性是否能过，最终能不能通过 signoff。
二、AI4EDA 的落点，正在从“生成”走向工程收敛
同一天，Synopsys 也发布了与 Samsung Foundry 相关的最新进展。这里面最值得关注的，不是“AI”这个词本身，而是它和哪些工程环节放在了一起：production-ready AI-powered flows、DTCO、PPA、3DIC Compiler、AI-assisted ATPG。
这些词看起来专业，但背后的逻辑很清楚：AI4EDA 真正有价值的地方，往往不是最炫的 demo，而是那些成本高、重复多、数据密度高、工程风险大的环节。
图 3：multi-die 设计让 EDA 从工具执行走向跨层级协同 图源：Synopsys 官网素材，2026
所以我一直不赞同把 AI4EDA 简化成“AI 写 Verilog”。写代码当然重要，但它只是第一步。真正的芯片工程问题，是写出来之后如何证明它对、如何定位它错、如何把它修到能交付。
从这个角度看，AI4EDA 的能力层级至少有五层：知识检索、代码生成、验证生成、工具链执行、闭环修复。越往后，越接近真实生产力，也越难。
三、HBM4、IO die 和 rack-scale：推理时代拼的是系统账本
5 月 27 日，FuriosaAI 宣布与 Broadcom 合作开发下一代推理平台，关键词包括 2nm compute die、custom IO die、HBM4/4E、advanced packaging、scale-up Ethernet、rack-scale AI。几天前，AMD 也宣布在台湾生态投入超过 100 亿美元，重点围绕先进封装、2.5D bridge、Helios 机架级 AI 平台等方向。
这两条新闻说明同一件事：推理时代不只拼峰值算力，而是拼 token 成本、内存带宽、IO、互连、功耗和机架级扩展能力。
图 4：HBM 通过 TSV、microbump、interposer 把内存带宽推近计算核心 图源：Siemens EDA Blog，2026-04
为什么 HBM 这么关键？因为大模型推理不是只做乘加。很多时候瓶颈在数据搬运：权重要从哪里来，中间激活怎么传，多卡之间怎么同步，KV cache 怎么存，带宽和延迟怎么平衡。
HBM 不是“更大的显存”这么简单。它把多层 DRAM die 通过 TSV 垂直连接，再通过 interposer 与 GPU / AI accelerator / SoC die 相连，本质是在用封装技术缓解 memory wall。
一旦进入 HBM、IO die、2.5D/3D 封装和 rack-scale system，EDA 的边界也会外扩：它不再只处理芯片内部逻辑，还要面对封装、互连、热、电源完整性和系统级验证。
四、论文给出的冷静提醒：硬件 AI 不能只看“会不会写”
产业新闻告诉我们系统复杂度在上升，最近两篇论文则从另一个角度提醒我们：硬件 AI 的评价标准，也必须从“生成”走向“验证”。
5 月 26 日，AssertLLM2 出现在 arXiv 上。这篇工作关注 LLM 生成 SystemVerilog Assertions，也就是 SVA。它真正有价值的地方，不是证明 LLM 能不能写一段 assertion，而是把评价标准推进到了 coverage、formal verification 和 mutation-based bug detection。
图 5：AssertLLM2 把 SVA 生成的评价从语法正确性扩展到覆盖率、形式验证和 mutation-based bug detection 图源：AssertLLM2，arXiv:2605.27472，2026-05-26
SVA 可以理解成硬件世界里的“行为契约”。它告诉工具：这个信号关系、协议时序、边界行为应该满足什么条件。形式验证再去证明这些条件在状态空间里是否成立。
图 6：从 assertion generator 到 formal verification，再到 coverage report 与 bug kill ratio，验证链条比代码生成更接近真实工程 图源：AssertLLM2，arXiv:2605.27472，2026-05-26
一个断言如果只是语法正确，但覆盖不到关键行为，抓不住真实 bug，它在工程上价值就很有限。
所以未来 AI4EDA 的 benchmark 会越来越 verification-aware：不只看代码能不能生成，更要看 testbench、assertion、coverage、formal proof、bug detection 和修复闭环。
五、硬件 Agent 为什么不能照搬软件 Agent
Phoenix-bench 关注的是硬件工程 Agent benchmark。它提醒我们一个很容易被忽视的问题：软件工程里的 Agent 能力，不能简单迁移到硬件工程。
图 7：Phoenix-bench 强调硬件维护任务需要真实 EDA 环境、仓库级上下文和可执行验证反馈 图源：Phoenix-bench，arXiv:2605.15226，2026-05-13
软件 bug 很多时候沿着函数调用、数据结构和运行时状态传播；硬件 bug 则会沿着信号流、层级实例、时钟域、复位、协议时序和工具约束传播。
图 8：硬件工程问题覆盖设计、验证、工具链、物理实现和文档，bug 传播路径与软件工程不同 图源：Phoenix-bench，arXiv:2605.15226，2026-05-13
这也是为什么硬件 AI Agent 不能只接一个代码编辑器。它至少要接入 testbench、仿真器、日志、波形、综合实现报告，并且要理解工具链环境。
如果 AI 看不到仿真失败的日志，看不到 VCD 波形，看不到端口、位宽、时序和资源报告，它就很难知道自己生成的代码到底哪里错了。
六、回到国内：机会在具体场景里的闭环落地
国内最近也有一条值得关注的动态：公开报道显示，人工智能训练推理芯片作为单独品类进入了安全可靠测评结果清单，多家国产 AI 芯片产品在列。
这件事表面上看是信创和国产 AI 芯片采购动态。更深一层看，它说明国产 AI 算力正在从“能不能跑起来”，进入“能不能进入关键行业、关键系统、关键场景”的阶段。
一旦进入政企、金融、能源、科研院所、高校实验室这些场景，客户关心的就不只是性能。数据能不能不出域，工具链能不能私有化部署，模型能不能本地运行，研发代码能不能保护，国产 FPGA、国产 EDA、国产 AI 芯片能不能协同，都会变成采购和落地的关键问题。
七、我的判断：AI4EDA 的下一阶段，是工程闭环之争
把这些新闻和论文放在一起，我的判断很明确：AI4EDA 正在从演示阶段进入工程闭环阶段。
Demo阶段问的是：AI 能不能写一段代码？工程闭环阶段问的是：AI 能不能接入真实工具链，处理真实日志和波形，面对真实约束，解决真实项目里的问题？
我建议用五层模型理解 AI4EDA：
知识层：理解文档、规范、接口协议和项目上下文。
生成层：生成 RTL、TestBench、Assertion、脚本和文档。
执行层：调用仿真器、综合工具、EDA flow 和自动化脚本。
诊断层：分析日志、波形、PPA 报告、时序报告和资源利用率。
闭环层：基于证据定位问题、修复代码、重新验证，并沉淀工程知识。
越往闭环层走，AI 越不像一个“聊天工具”，越像芯片研发基础设施。
这也是 IC Coder 关注 FPGA 和数字 IC 前端研发闭环的原因。需求拆解、Spec、RTL、TestBench、仿真、波形、debug、修复、EDA 协同和知识沉淀，这条链路足够具体，也足够痛。
最后，用一句话总结这一期：不是 AI 替你“写完芯片”，而是 AI 和工程师一起，把芯片研发从经验驱动，推向数据、工具和验证闭环驱动。
后面我会继续围绕这条主线写下去。下一期，我想单独拆一个更具体、也更容易被误解的问题：AI 写 Verilog 为什么看起来很强，但离工程交付还差一个验证闭环？
后续也会继续更新 AI4FPGA、TestBench/Assertion、波形分析、Physical AI 和 FPGA、国产工具链适配、企业私有化部署这些方向。关注这个公众号，我们一起把 AI4EDA 从概念聊到工程落地。
参考来源与配图说明
Cadence，2026-05-28，Cadence and Samsung Foundry Deepen 2nm and 3DIC Collaboration: https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2026/cadence-and-samsung-foundry-deepen-2nm-and-3dic-collaboration-to.html
Synopsys，2026-05-28，Synopsys Advances Power and Performance for AI and Multi-Die Designs: https://news.synopsys.com/2026-05-28-Synopsys-Advances-Power-and-Performance-for-AI-and-Multi-Die-Designs-on-Latest-Samsung-Foundry-Processes-at-SAFE-Forum-2026
FuriosaAI，2026-05-27，FuriosaAI Partners with Broadcom: https://furiosa.ai/blog/furiosaai-partners-with-broadcom-to-build-next-generation-inference-platform-for-the-agentic-era
AMD，2026-05-21，AMD Announces More Than $10 Billion in Taiwan Ecosystem Investments: https://www.amd.com/en/newsroom/press-releases/2026-5-20-amd-announces-more-than-10-billion-in-taiwan-ecos.html
Siemens EDA Blog，2026-04-24，HBM3E/HBM4 IC design guide: https://blogs.sw.siemens.com/semiconductor-packaging/2026/04/24/hbm3e-hbm4-ic-design-guide/
AssertLLM2，2026-05-26，arXiv:2605.27472: https://arxiv.org/abs/2605.27472
Phoenix-bench，2026-05-13，arXiv:2605.15226: https://arxiv.org/abs/2605.15226
国产 AI 芯片安全可靠测评相关公开报道，2026-05-27/28: https://finance.sina.com.cn/tech/discovery/2026-05-28/doc-inhzmihu8662095.shtml